4. ЭВОЛЮЦИЯ ОДНОКРИСТАЛЬНЫХ МИКРОПРОЦЕССОРОВ
Раздел I.14.1. Микропроцессоры первых пяти поколений 1
Раздел I.24.2. Микропроцессоры шестого поколения 15
Раздел I.34.3. Современные универсальные микропроцессоры 18
4.3.1. Микропроцессоры фирмы Intel 18
4.3.2. Процессоры фирмы AMD 27
Раздел I.14.1. Микропроцессоры первых пяти поколений
В развитии однокристальных МП выделяют шесть поколений. История МПС с однокристальными МП начинается с 1971 г., когда фирма Intel объявила о выпуске первого в мире МП — i4004, основными характеристиками которого, да и всех МП 1-го поколения, являются: р-канальная МОП-технология; 4-разрядные внутренние узлы; маломощный, фиксированный набор команд; отсутствие системы прерываний; неразделенные шины адреса и данных; низкая тактовая частота (750 кГц).
Реализация последующих проектов фирмы Intel по разработке однокристальных микропроцессоров 2-го поколения привела к созданию МП i8080 (1974 г.), на основе которого был создан один из первых ПК "Альтаир". Характерными признаками МП 2-го поколения являются: более передовая n-канальная МОП-технология; повышение быстродействия на порядок; разделение шин адреса и данных, реализация различных способов адресации; наличие системы прерывании; расширенный набор команд.
К типичным представителям МП 2-го поколения относятся также Z80 CPU фирмы Zilog (США, 1976 г.) и КР580ВМ80 — отечественный аналог МП i8080(1975г.).
Основные технические характеристики микропроцессора КР580ВМ80А:
Разрядность шины данных
|
8
|
Разрядность шины адреса
|
16
|
Адресная пространство ,Кбайт
|
64
|
Частота тактовых импульсов, МГц
|
2
|
Длительность такта, мкс
|
0,5
|
Длительность операции сложения рег.-рег.,мкс
|
2
|
Число команд
|
78
|
Формат команд, байт
|
От 1 до 3
|
Число РОН
|
6
|
Число выводов корпуса
|
40
|
Начиная с 1978 г. стали появляться более мощные и современные 16-разрядные МП 3-го поколения, реализованные по n-канальной МОП-технологии с высокой степенью интеграции (~ 29000 транзисторов на кристалле). Первым, наиболее типичным представителем микропроцессоров нового поколения стал МП i8086/8088, представленный фирмой Intel в 1978г.
Необходимо отметить, что помимо Intel на рынке производства и сбыта МП существует еще целый ряд мощных, конкурирующих между собой фирм. Причем все фирмы-разработчики и производители МП можно разбить на две группы. Первая группа выпускает Intel-совместимые МП. Указанные МП носят названия процессоров-клонов МП86, а фирмы производители — клонмейкерами. Основными фирмами первой группы являются фирмы AMD (Advanced Micro Devices), NEC, Cyrix, Chips & Technologies. Вторую группу составляют фирмы, микропроцессоры которых имеют архитектуру, отличную от архитектуры Intel-совместимых МП, и несовместимых с ними по командам. Это фирмы Motorola, DEC, SUN, Microsystems и некоторые другие.
Отличительными особенностями МП 3-го поколения МП являются (на примере i8086): увеличение в 2 раза количества внутренних регистров и их раз- рядности, что дало возможность увеличить производительность МП в 10 раз по сравнению с МП 2-го поколения; адресная шина увеличена до 20 бит, что позволило непосредственно адресовать 1 Мбайт оперативной памяти; более широкий набор команд; тактовая частота 5-8 МГц; производительность 0,33 MIPS (Million Instruction Per Second - миллион операций в секунду).
Отечественный однокристальный 16-разрядный микропроцессор типа КМ1810ВМ86 в функциональном отношении является полным аналогом микропроцессора типа i8086. Он успешно применялся в разработках микропроцессорных систем и микроЭВМ в нашей стране.
Микропроцессор i80286, выпущенный фирмой Intel в 1982 г., является переходным от 16-разрядных МП 3-го поколения к 32-разрядным МП 4-го поколения. На кристалле данного МП было реализовано около 130 тыс. транзисторов.
Наряду с увеличением производительности этот МП мог работать в двух режимах: реальном и защищенном. Если первый режим был вполне похож на режим работы обычного i8086/88, то второй уже позволял работать с памятью свыше 1 Мбайт, реализовывать мультизадачность. Этот МП имеет 16-разрядную шину данных и 24-разрядную шину адреса. При тактовой частоте 8 МГц достигнута производительность 1,2 MIPS.
4-е поколение 32-разрядных МП появилось в середине 80-х годов, к нему относятся МП i80386 (1985 г.), который в последствии получил название i80386 DX, Am386DX фирмы AMD, MC 68020 фирмы Motorola. К отличительным особенностям первых МП 4-го поколения относятся (рассматриваем на примере МП i80386 DX): полностью 32-разрядная архитектура (шины данных и адреса, внутренние узлы МП ); наличие специального устройства управления памятью MMU (Memory Management Unit), которое помимо блока сегментации было дополнено блоком управления страницами, что позволило легко переставлять сегменты из одного места памяти в другое (свопинг) и освобождать при необходимости килобайты памяти; наличие внутренней сверхоперативной КЭШ-памяти (например: 16 байт сверхоперативной КЭШ-памяти у МП i80386), обладающей значительно более высоким быстродействием по сравнению с основной памятью. Это является следствием того, что кэш-память построена на более быстродействующих, но и на более дорогих статических запоминающих устройствах в отличие от основной памяти, пocтpoeнной на более дешевых, но и на более медленных динамических запоминающих устройствах. Ускорение выполнения программ с использованием кэш-памяти достигается благодаря тому, что в нее записываются наиболее часто адресуемые команды и данные.
Первые 32-разрядные МП производились по n-МОП- или КМОП- технологиям и содержали около 200 тыс. транзисторов на кристалле, имели тактовую частоту 16-40 МГц, быстродействие - примерно 6 MIPS.
В 1989г. фирма Intel впервые представила МП i486 DX, который содержал около 1,2 млн транзисторов на кристалле. Новая микросхема в первые объединила на одном чипе такие устройства, как центральный процессор, математический сопроцессор и кэш-память, объем которой увеличен до 8 Кбайт. На тактовой частоте 25 МГц МП показал производительность 16,5 MIPS.
МП i486 содержит на кристалле центральный процессор (ЦП), блок процессора с плавающей точкой, устройство управления, диспетчер памяти, блок предвыборки команд и данных, интерфейс магистрали (рис.3.6).
Устройство обработки данных МП включает АЛУ, восемь 32-разрядных регистров общего назначения и многоразрядный сдвигатель, используемый при арифметических и циклических сдвигах в операциях умножения и деления. Блок процессора с плавающей точкой FPU по своей структуре по своей структуре и с точки зрения программного обеспечения соответствует арифметическому сопроцессору 80387. Он имеет собственные регистры данных и управления, работает параллельно с центральным процессором и обеспечивает обработку данных с плавающей точкой в соответствии со стандартом IEEE 754-1985.
Устройство управления включает дешифратор команд, которые поступают из блока предварительной выборки (очереди команд), и блок микропрограммного управления, содержащий ПЗУ микропрограмм. Устройство управления формирует последовательность микро команд, которые поступают на все блоки микропроцессора, обеспечивающие выполнение очередной команды и переход к следующей.
 Рис. 3.6. Структура МП i486: TLB - ассоциативная КЭШ-память для быстрого формирования адресов страниц
Диспетчер памяти MMU (Memory Management Unit) состоит из блока сегментации и блока страничной адресации. Он осуществляет двухступенчатое формирование физического адреса ячейки памяти: сначала в пределах сегмента, а затем в пределах страницы.
Диспетчер обеспечивает два режима работы микропроцессора i486 - режим реальных адресов (реальный режим) и режим защищенных виртуальных адресов (защищенный режим). В реальном режиме i486 работает как очень быстрый микропроцессор 8086. При этом реализуется расширенный набор команд и допускается увеличение разрядности операндов и адресов до 32. В защищенном режиме могут одновременно выполняться несколько задач (программ). Задачи изолированы и защищены одна от другой и от операционной системы микропроцессора i486. Специальный механизм обеспечивает переключение задач.
В i486, как и в ряде предыдущих моделей (80286, 80386), используется четыре уровня защищенности (0, 1, 2, 3), определяющих возможность доступа к различным разделам (сегментам) памяти: уровень 0 - наибольшая защищенность, уровни 1, 2, 3 - более низкая степень защиты, которая уменьшается при возрастании номера уровня. Для каждой выполняемой программы (задачи) устанавливается один из четырех уровней привилегий, дающих право вызова сегментов: уровень 0 - максимальные привилегии, позволяющие вызывать сегменты с любым уровнем защищенности; уровень 3 - минимальные привилегии, допускающие вызов сегментов только с минимальным уровнем защищенности 3; уровни 1, 2 имеют, соответственно, промежуточные привилегии. Устанавливаемые с помощью этих уровней правила обращения обеспечивают эффективную защиту сегментов от несанкционированного доступа. Предусмотрены также возможности управления доступом к устройствам ввода/вывода.
Сегментация является средством управления пространством логических адресов, она обеспечивает мобильность и повышает защищенность программ. Сегментированная память представляет собой набор блоков, характеризуемых определенными атрибутами, такими, как расположение, размер, тип (стек, программа, данные), характеристика защиты. В системе на основе микропроцессора i486 каждой задаче доступны до 16387 сегментов величиной до 4 Гбайт каждый. Следовательно, обеспечивается возможность использования до 64 Тбайт ( 641012 байт) виртуальной памяти для каждой задачи.
Блок страничной адресации действует на более низком уровне, разбиение памяти на страницы возможно только в защищенном режиме. Каждый сегмент делится на страницы размером по 4 Кбайта, которые могут размещаться в любом месте памяти.
Наличие блоков сегментации и страничной адресации, их одновременное функционирование обеспечивают максимальную гибкость проектируемой системы. Сегментация полезна для организации в памяти локальных модулей и является инструментом прикладного программиста, в то время как страницы нужны системному программисту для эффективною использования физической памяти системы.
Блок предвыборки команд и данных включает устройство предвыборки команд и внутреннюю кэш-память. Первое осуществляет заполнение очереди команд длиной 32 байта, причем выборка байтов из памяти производится в промежутках между магистральными циклами команд. Внутренняя кэш-память размером 8 Кбайт позволяет существенно повысить производительность микропроцессора за счет буферизации в ней часто используемых команд и данных, сокращения числа обращений к основной памяти. Она представляет собой 4-входовую ассоциативную память со стратегией сквозной записи. Внутренняя кэш-память имеет несколько режимов работы, обеспечивающих гибкость при выполнении рабочих программ и в процессе отладки. Заполнение строки кэш-памяти осуществляется быстрыми пакетными циклами. Отдельные страницы памяти могут быть закрыты для кэширования аппаратно или программно.
Интерфейсный блок реализует протоколы обмена микропроцессора i486 с памятью, контроллерами ввода/вывода, другими активными устройствами системы. Обмен осуществляется с помощью 32-разрядной двунаправленной шины данных, 34-разрядной шины адреса и 32- разрядной шины управления. Шина данных микропроцессора i486 двунаправленная, ее разрядность может изменяться в ходе работы. За один цикл могут быть переданы 8, 16 или 32 бита. Шина адреса включает тридцать адресных линий (АЗ1-А2) и четыре линии выбора байтов (BE3# - BE0#). Сигналы выбора байтов определяют, какие байты 32-разрядной шины данных участвуют в текущем цикле обмена. Это позволяет без дополнительной аппаратуры согласовать 32-разрядную шину данных микропроцессора с байтной организацией памяти системы. Линии адреса АЗ1-А2 являются двунаправленными, адрес вводится в микропроцессор в циклах закрытия строки кэш-памяти. Шина управления включает одиннадцать выводов, сигналы которых управляют циклами магистрали, и двадцать один вывод управления состоянием процессора, взаимодействием с другими активными устройствами магистрали.
Основными отличиями циклов магистрали микропроцессора i486 являются: машинный такт длительностью в один период внешнего синхросигнала, наличие механизма пакетной передачи для пересылки длинных операндов, улучшенный арбитраж магистрали, возможность организации 8- разрядной шины данных, контроль передаваемых данных по четности.
В марте 1993 г., фирма Intel начала промышленный выпуск 60 и 66-мегагерцовых версий МП 5-го поколения, которые должны были называться i80586. Однако фирма дала им собственное имя — Pentium.
Новая микросхема содержит около 3,1 млн транзисторов и имеет 32-разрядную адресную и 64-разрядную шину данных. Pentium с тактовой частотой 66 МГц имеет производительность около 112 MIPS. Высокая производительность процессора Pentium достигается усовершенствованием старых и применением новых технологий. Так, по сравнению с процессором 486 в Pentium получил дальнейшее существенное развитие так называемый конвейерный режим, т. е. считывание новых команд во время выполнения старых. Процессор может выполнять одновременно две параллельные команды. Новым средством процессора является предсказание переходов. Для этого имеется специальный буфер цели — Branch Target Buffer (BTB), который «предсказывает», как будет разветвляться выполнение этих команд. Предусмотрены также два буфера предвыборки, в которые команды считываются до их фактического выполнения.
Применено раздельное питание ядра (напряжение 2,7-2,9 В, номинал 2,8 В) и интерфейсных схем (3,135-3,6 В, номинал 3,3 В).
По интерфейсу и составу сигналов шина процессора Pentium напоминает шину 486, но имеет заметные отличия. Новые особенности направлены на поддержку политики обратной записи кэша, повышение производительности и обеспечение дополнительных функциональных возможностей.
Шина данных стала 64-битной для повышения производительности обмена с памятью. Возможности динамического управления разрядностью шины нет, а согласование по разрядности с интерфейсными шинами возложено на микросхемы чипсета.
Пакетные циклы выполняются только при обращениях к памяти, причем как при чтении, так и при записи. Пакетные циклы связаны только с кэшируемой памятью, при этом кэшируемость памяти подразумевает и ее поддержку пакетного режима. Во время пакетного цикла сигналы разрешения байт и младшие биты адреса А[4:3] не меняются (пакеты всегда выровнены по границам строк кэша). Порядок чередования адресов (табл. 3.1) оптимизирован для двухбайтовой организации памяти.
Таблица 3.1.
Последовательность адресов в пакетном цикле Pentium
Первый адрес
|
Второй адрес
|
Третий адрес
|
Четвертый адрес
|
0
|
8
|
10h
|
18h
|
8
|
0
|
18h
|
10h
|
10h
|
18h
|
0
|
8
|
18h
|
10h
|
8
|
0
|
На рис. 3.7 и 3.8 приведены временные диаграммы одиночных и конвейеризованных пакетных циклов. Признаком пакетного цикла (и его окончания) является сигнал САСНЕ#. Внешняя система не может прервать пакетный цикл, начатый процессором.
Рис. 3.7. Одиночные циклы чтения и записи на шине Pentium
Рис. 3.8. Конвейеризованные пакетные циклы чтения на шине Pentium
Для поддержания согласованности данных кэша и основной памяти процессор отрабатывает циклы слежения (Snoop Cycle или Inquire Cycle), инициированные внешней (для него) системой. Циклы слежения инициируются системой для определения присутствия затребованной области памяти в строке какой-либо кэш-памяти и определения ее состояния. Процессоры, начиная с Pentium, поддерживают протокол MESI, названный по определяемым им состояниям М (Modified), E (Exclusive), S (Shared) и I (Invalid). Состояния определяются следующим образом:
- M-state — строка присутствует только в одном кэше, и она модифицирована, то есть отличается от содержимого основной памяти. Доступ к этой строке возможен без генерации внешнего (по отношению к локальной шине) цикла обращения.
- E-state — строка присутствует только в одном кэше, но она не модифицирована. Доступ к этой строке возможен без генерации внешнего цикла обращения, при записи в нее она перейдет в состояние «М».
- S-state — строка потенциально может присутствовать в нескольких кэшах. Ее чтение возможно без генерации внешнего цикла, а запись в нее должна сопровождаться сквозной записью в основную память, что повлечет аннулирование соответствующих строк в других кэшах.
- I-state — строка отсутствует в кэше, ее чтение может привести к генерации цикла заполнения строки. Запись в нее будет сквозной и выйдет на внешнюю шину.
Инициализация процессора выполняется по сигналу RESET аналогично предыдущим процессорам. В дополнение ко входу сброса RESET введен сигнал INIT, по которому процессор переходит в то же состояние, что и по сигналу RESET, но сохраняя содержимое кэша и регистров FPU. Этот сигнал может быть использован и для переключения из защищенного режима в реальный.
В момент окончания действия сигнала RESET процессор, кроме нормального рабочего режима, может быть переведен в один из следующих режимов:
- BIST (Built-in Self Test) — встроенный тест, выполняемый приблизительно за 219 тактов ядра и охватывающий около 70% внутренних блоков процессора. Во время выполнения теста процессор не генерирует внешних циклов. После выполнение теста процессор переходит в рабочий режим.
- Tristate Test Mode — режим, при котором все (кроме ТDО) выходные и двунаправленные сигналы переходят в третье состояние, включается по низкому уровню сигнала FLUSH# во время спада сигнала RESET.
- FRC — режим, при котором процессор работает в качестве проверяющего в функционально-избыточной двухпроцессорной системе. Включается при низком уровне на входе FRCMC# во время спада сигнала RESET.
Для процессоров Pentium источниками аппаратно-вызываемых прерываний являются следующие входные сигналы, расположенные в порядке убывания приоритета:
- BUSCHK# — контроль шины, вызывающий исключение МСЕ.
- R/S# — переключение в зондовый режим.
- FLUSH# — очистка кэш-памяти (может вызвать поток операций записи).
- SMI# — прерывание входа в режим SMM.
- INIT — «мягкий» сброс процессора.
- NMI — немаскируемое прерывание.
- INTR — запрос маскируемых прерываний.
- STOPCLK#.
Понятие прерывания трактуется несколько шире и относится ко всем событиям, заставляющим процессор генерировать внешние циклы вне очереди, определяемой прерываемой последовательностью инструкций (таким образом, можно определить действие сигнала FLUSH#). Если в процессоре разрешена работа контроллера прерываний APIC, то прерывания, поступающие по его шине, заменяют в данном списке сигналы NMI и INTR.
Зондовый режим отладки (Probe Mode) использует тестовый nopт TAP(Test Acess Port) подключения интерфейса JTAG. Этот интерфейс может использоваться не только для тестирования (Boundary Scan), но и для отладочных целей. Для этого в состав порта ТАР введен сигнал R/S#, по его отрицательному перепаду процессор завершает выполнение текущей инструкции и останавливается, сообщив об этом сигналом PRDY. В этом состоянии по интерфейсу JTAG внешнее отладочное устройство может связаться со всеми внутренними регистрами процессора, после чего, возвратив сигнал в неактивное состояние (высокий уровень), «отпустить» процессор для продолжения выполнения прерванного потока инструкций. По предоставляемым возможностям отладки зондовый режим эквивалентен внутрисхемному эмулятору — мечте любого разработчика самого аппаратно-зависимого программного обеспечения.
Процессоры Pentium имеют возможность снижения энергопотребления в нерабочем режиме. По сигналу STOPCLK# процессор выгружает буферы записи и входит в режим Stop Grant, в котором прекращается тактирование большинства узлов процессора, что вызывает снижение потребления примерно в 10 раз. В этом состоянии он прекращает исполнение инструкций и не обслуживает прерывания, однако продолжает слежение за шиной данных, отслеживая кэш-попадания. Из этого состояния процессор выходит по снятию сигнала STOPCLK#. Управление сигналом STOPCLK# совместно с использованием режима SMM реализует механизм расширенного управления питанием АРМ (Advanced Power Management). При отсутствии активности внешняя схема (чипсет) по команде, исполненной в режиме SMM, устанавливает данный сигнал. По пробуждающему событию внешняя схема (без участия процессора, который «спит») снимает сигнал, и процессор продолжает работу. Кроме того, с помощью сигнала STOPCLK# возможно и замедление процессора (с пропорциональным снижением потребляемой мощности), если на этот вход подавать периодический импульсный сигнал. Скважность импульсов будет определять коэффициент простоя процессора и, следовательно, его производительность (эквивалентно снижению условной тактовой частоты).
В состояние пониженного потребления Auto HALT PowerDown процессор переходит при исполнении инструкции HALT. В этом состоянии процессор реагирует на все прерывания и также продолжает слежение за шиной.
В дополнение к базовой архитектуре 32-разрядных процессоров, Pentium имеет набор регистров, специфических для модели — MSR (Model Specific Registers). В их число входит группа тестовых регистров (TR1...TR12), средства мониторинга производительности, регистры-фиксаторы адреса и данных цикла, вызвавшего срабатывание контроля машинной ошибки.
Средства мониторинга производительности включают таймер реального времени и счетчики событий. Таймер TSC (Time Stamp Counter) представляет собой 64-битный счетчик, инкрементируемый с каждым тактом ядра процессора. Для чтения его содержимого предназначена инструкция RDTSC.
Счетчики событий CTR0, CTR1 разрядностью по 40 бит программируются на подсчет событий различных классов, связанных с шинными операциями, исполнением инструкций, событиями во внутренних узлах, связанных с работой конвейеров, кэша, контролем точек останова и т. п. Шестибитные поля типов событий позволяют каждому из счетчиков независимо назначить подсчет событий из обширного списка. Состояние счетчиков может быть предустановлено и считано программно.
Тестовые регистры позволяют управлять большинством функциональных узлов процессора, обеспечивая возможность весьма подробного тестирования их работоспособности.
Процессоры Pentium имеют специальные интерфейсные средства для построения двухпроцессорных систем. Интерфейс позволяет на одной локальной системной шине устанавливать два процессора, при этом почти все их одноименные выводы просто непосредственно объединяются. Целью объединения является либо использование симметричной мультипроцессорной обработки SMP (Symmetric Multi-Processing), либо построение функционально избыточных систем FRC (Functional Redundancy Checking).
В системе с SMP каждый процессор выполняет свою задачу, порученную ему операционной системой. Поддержку SMP имеют такие ОС, как Novell Net-Ware, Windows NT, OS/2, многие ОС семейства Unix. Оба процессора разделяют общие ресурсы компьютера, включая память и внешние устройства. В каждый момент времени шиной может управлять только один процессор из двух, по определенным правилам они меняются ролями.
Поскольку каждый из процессоров имеет свой внутренний первичный кэш, в круг задач интерфейса входит поддержание согласованности данных во всех иерархических ступенях оперативной памяти (два первичных, один вторичный кэш и основная память). Эта задача решается при помощи локальных циклов слежения, воспринимаемых процессором, не управляющим шиной в данный момент, по сигналу ADS#, генерируемому другим процессором. Ответами на ло-катьные циклы слежения являются сигналы РНIT# и РНIТМ#, а роль сигналов НIТ# и НIТМ# остается прежней — они используются во внешних (по отношению к обоим процессорам) циклах слежения, инициируемых сигналами EADS#.
Для обработки аппаратных прерываний в многопроцессорных системах традиционные аппаратные средства становятся непригодными, поскольку прежняя схема подачи запроса INTR и передачи вектора в цикле INTA# явно ориентирована на единственность процессора. Для решения этой задачи в структуру процессоров Pentium начиная со второго поколения введен расширенный программируемый контроллер прерывания APIC (Advanced Programmable Interruption Controller). Этот контроллер имеет внешние сигналы локальных прерываний LINT[1:0] и трехпроводную интерфейсную шину (PICD[1:0] и PICCLK), по которым оба процессора связываются с контроллером APIC системной платы. Запросы локатьных прерываний обслуживаются только тем процессором, на выводы которого (UNTO, LINT1) поступают их сигналы. Общие (разделяемые) прерывания (в том числе и SMI) приходят к процессорам в виде сообщений по интерфейсу APIC. При этом контроллеры предварительно программируются, определяя функции каждого из процессоров в случае возникновения того или иного аппаратного прерывания Контроллеры APIC каждого из процессоров и контроллер системной платы, связанные интерфейсом APIC, выполняют маршрутизацию прерываний (Interrupt Routing), причем как статическую, так и динамическую. Внешне программный интерфейс обработки прерываний остается совместимым с управлением контроллера 8259А, что обеспечивает прозрачность присутствия APIC для прикладного программного обеспечения. Режим обработки прерываний посредством APIC разрешается сигналом APICEN по аппаратному сбросу, впоследствии он может быть запрещен программно.
Арбитраж процессоров выполняется с помощью «приватных» сигналов запроса (PBREQ#) и подтверждения передачи (PBGNT#) управления локальной шиной. Процессор — текущий владелец шины — отдаст управление шиной другому процессору по его запросу только по завершении операции. Сблокированные циклы не могут прерываться другим процессором, кроме случая, когда обращение к памяти попадает в область, модифицированный образ которой находится в кэше другого процессора. В этом случае, индицируемом сигналом РНIТМ#, ему отдадут управление для выполнения обратной записи из кэша. Сигналы обычного системного арбитража (HOLD, HLDA, BOFF#) в двухпроцессорной системе действуют обычным образом, но воспринимаются и управляются поочередно текущим владельцем локальной шины.
В конфигурации FRC два процессора — функционально избыточная пара master/checker — выступают как один логический. Основной процессор (Master) работает в обычном однопроцессорном режиме. Проверочный процессор (Checker) выполняет все те же операции вхолостую, не управляя шиной, и сравнивает выходные сигналы основного (проверяемого) процессора с теми сигналами, которые он генерирует сам, выполняя те же операции без выхода на шину. В случае обнаружения расхождения вырабатывается сигнал ошибки IERR, который может обрабатываться как прерывание.
Многопроцессорные системы в принципе могут использовать процессоры различного степинга, но частоты ядра у них должны совпадать (шина, естественно, синхронизируется общим сигналом).
В начале 1996 г. фирмы AMD и Cyrix представили свои процессоры класса Pentium: Am5k86 (K5) и Сх6х8б (М1). Указанные процессоры были выпущены на различные тактовые частоты и их производительность была соизмерима с МП Pentium аналогичной частоты. Необходимо отметить, что примерно при равной производительности процессоры указанных фирм (особенно AMD) существенно дешевле МП Pentium.
По сравнению с микропроцессорами-клонами предыдущих поколений МП K5 и Ml имеют отличную архитектуру от других МП 5-го поколения. МП K5 представляет собой четырехконвейерный RISC-процессор, который снабжен предварительным транслятором, преобразующим команды х86 в простые и регулярные RISC-команды.
Особенности архитектуры МП М1 по сравнению с архитектурой Pentium состоят в следующем:
в М1 расширен набор команд, которые могут выполнять одновременно на обоих конвейерах;
Ml имеет возможность реализовать неупорядоченное выполнение команд. Естественно, что при этом МП снабжен средствами контроля за результатами выполнения программы;
в Ml реализован механизм «продвижения даннных (data forwarding), сущность которого заключается в том, что если две последовательные команды используют одни и те же данные, то данные передаются непосредственно от одной команды к другой, минуя операцию чтения памяти.
Ml имеет дополнительный стек возвратов (return stack), который позволяет быстрее находить адрес возврата из процедуры при работе с данными, хранящимися, как правило, вместе с адресами возврата.
По сравнению с предыдущими поколениями процессоры Pentium имеют следующие качественные отличия:
- Суперскалярная архитектура: процессор имеет два параллельно работающих конвейера обработки (U-конвейер с полным набором и V-конвейер с несколько ограниченным набором инструкций), благодаря чему он способен одновременно выполнять две инструкции. Однако преимущества этой архитектуры полностью реализуются только при специальном режиме компиляции ПО.
- Применение технологии динамического предсказания ветвлений совместно с выделенным внутренним кэшем команд объемом 8 Кбайт обеспечивает максимальную загрузку конвейеров.
- Внутренний (Level 1) кэш данных объемом 8 Кбайт в отличие от 486 работает с отложенной (до освобождения внешней шины) записью и настраивается на режим сквозной или обратной записи, поддерживая протокол MESI.
- Внешняя шина данных ради повышения производительности имеет разрядность 64 бит, что требует соответствующей организации памяти.
- Встроенный сопроцессор за счет архитектурных улучшений (конвейеризации) в 2-10 раз превосходит FPU-486 по производительности.
- Введено несколько новых инструкций, в том числе распознавание семейства и модели CPU.
- Применено выявление ошибок внутренних устройств (внутренний контроль паритета) и внешнего интерфейса шины, контролируется паритет шины адреса.
- Введена возможность построения функционально избыточной двухпроцессорной системы.
- Реализован интерфейс построения двухпроцессорных систем с симметричной архитектурой.
- Введены средства управления энергопотреблением.
- Применена конвейерная адресация шинных циклов.
- Сокращено время (количество тактов) выполнения инструкций.
- Введена трассировка инструкций и мониторинг производительности.
- Расширены возможности виртуального режима — введена виртуализация флага прерываний.
- Введена возможность оперирования страницами размером 4 Мб (вместо 4 Кб) в режиме страничной переадресации (Paging).
Средства тестирования включают возможность выполнения встроенного теста BIST(Built-In Self Test), обеспечивающего выявление ошибок микрокодов, программируемых логических матриц, тестирование командной кэш-памяти, кэш-памяти хранения данных, буфера быстрой переадресации и ROM. Все процессоры имеют стандартный тестовый порт IEEE 1149.1, позволяющий тестировать процессор с помощью интерфейса JTAG.
В процессорах реализованы новые дополнительные средства отладки:
Зондовый режим (Probe Mode), обеспечивающий доступ к внутренним регистрам и пространствам ввода/вывода и системной памяти процессора Pentium. Этот режим позволяет проверять и изменять состояние CPU, обеспечивая средства для отладки программ с возможностями, подобными внутрисхемным эмуляторам.
Расширения отладки DE (Debug Extensions), позволяющие ставить контрольные точки, по адреса.ввода/вывода.
Внутренние счетчики, используемые для текущего контроля производительности и учета числа событий.
Пошаговое исполнение ( с помощью команды CPUID).
Процессоры с различающимися значениями тактовых частот, указанных в маркировке на корпусе, выполняются по одним и тем же шаблонам (схемам). Маркировка частоты наносится после жестких отбраковочных испытаний в зависимости от частоты, на которой процессор полностью прошел выходной контроль. Это открывает возможности для «разгона» процессоров, включая и пиратскую перемаркировку, когда на процессор наносится новое обозначение завышенной тактовой частоты. Против перемаркировки в некоторых моделях процессоров устанавливали специальные схемы, не допускающие разгона.
Процессоры Pentium MMX — новое поколение процессоров, основанное на ММХ-технологии, которая ориентирована на мультимедийное, 2D- и 3D-графическое и коммуникационное применение. В логическую архитектуру Pentium введены восемь 64-битных регистров, 4 новых типа данных и 57 дополнительных мнемоник инструкций для одновременной обработки нескольких единиц данных SIMD (Single Instruction Multiple Data). Одновременно обрабатываемое 64-битное слово может содержать как одну единицу обработки, так и 8 однобайтных, 4 двухбайтных или 2 четырехбайтных операнда. В остальных командах обеспечивается совместимость с Pentium. На самом деле, регистры ММХ физически расположены в стеке регистров FPU, так что новых регистров этот процессор не предоставляет, и чередование использования программой инструкций FPU и ММХ приводит к снижению эффективности работы, связанному с необходимостью пересылок данных из стека в память и обратно. Эффективность ММХ вызывает некоторые сомнения, поскольку те функции, для которых они целесообразны, с успехом выполняются акселераторами графических карт, которые стали уже обыденными.
Кроме MMX-расширения, в архитектуре Pentium MMX имеется ряд усовершенствований, повышающих его производительность и на обычных операциях. Более эффективный способ предсказания ветвлений позаимствован у Pentium Pro, удвоено количество буферов записи (их стало 4) и удвоен объем обеих частей кэша L1 (теперь 16+16 Кбайт), увеличено количество ступеней конвейеров, улучшена возможность параллельных вычислений (процессор способен выполнять две SIMD-инструкции с 16-битными данными за 1 такт). Частоты ядра процессора (166, 200, 233, 266 МГц) при частоте внешней шины 66 МГц задаются несколько иными комбинациями сигналов BFO, BF1, соответствующих коэффициентам умножения 2,5, 3, 3,5 и 4.
В двухпроцессорных системах Pentium MMX поддерживает только симметричную архитектуру, возможность функционально-избыточного контроля (FRC) изъята.
В феврале 1995 г. Intel провел презентацию первых рабочих образцов МП 6-го поколения 80686 (Р6), который также имеет собственное имя — Pentium Pro. Кристалл данного МП содержит 5,5 млн. транзисторов и обеспечивает наивысший уровень производительности. CPU Pentium Pro достигает сверхбыстродсйствия, за счет использования технологии, известной как динамическое выполнение (dynamic Execution). Динамическое выполнение основано:
на предсказании ветвлений (multiple branch prediction), т.е. на увеличении объема работ, доступных процессору для выполнения; — на потоковом анализе (data flow analysis), который организует планировку последовательности выполнения команд независимо от их оригинального порядка;
на спекулятивном выполнении (specylative execution) . CPU
|
