«плис» (программируемые логические интегральные микросхемы)
Скачать 467.17 Kb.
|
В качестве примера можно рассмотреть архитектуру микросхем семейства MAX 7000 фирмы Altera [5]. Архитектура MAX 7000 включает следующие элементы:
В структуру ПЛИС MAX 7000 входят четыре специализированных входа. Эти входы могут быть использованы как входы общего назначения для обработки “быстрых” сигналов. Через эти входы на каждую МЯ могут быть поданы глобальные управляющие сигналы (синхронизация, сброс, переход в третье состояние). На рис.7 представлена функциональная схема ПЛИС. Архитектура ПЛИС MAX 7000 основана на логических блоках, состоящих из 16 макроячеек. Логические блоки соединяются вместе при помощи программируемой матрицы соединений (PIA). Рис.7 Функциональная схема ПЛИС MAX 7000 К каждому логическому блоку подводятся следующие сигналы:
Макроячейка содержит три функциональных блока:
На рис.8 приведена структурная схема МЯ. Комбинационная логика реализуется на локальной программируемой матрице, которая передает пять основных термов в матрицу распределения термов. Матрица распределения термов позволяет реализовать комбинационную функцию путем выполнения операций “исключающее или”, “ИЛИ” над логическими произведениями. Кроме этого, матрица распределения может передать термы на регистры. Для расширения функциональных возможностей доступны две логические схемы:
Рис.8 Структурная схема макроячейки. Комбинационная логика реализуется на локальной программируемой матрице, которая передает пять основных термов в матрицу распределения термов. Матрица распределения термов позволяет реализовать комбинационную функцию путем выполнения операций “исключающее или”, “ИЛИ” над логическими произведениями. Кроме этого, матрица распределения может передать термы на регистры. САПР фирмы Altera способны автоматически оптимизировать процесс распределения термов в соответствии с требованиями проекта. Для каждого регистра может быть выбран один из трех способов тактирования:
В MAX7000доступны два глобальных тактовых сигнала выводы GCLK1 или GCLK2. Для каждого регистра имеется возможность асинхронного сброса и установки. Матрица распределения термов обеспечивает управление этими операциями. Возможно индивидуальное управление сбросом каждого регистра при помощи глобального тактирующего сигнала GCLRn. Хотя большинство логических функций могут быть реализованы пятью термами, доступными в каждой МЯ. Возможна ситуация, при которой пяти переменных будет недостаточно. Для решения подобной проблемы предназначен специальный механизм – логические расширители. Этот механизм позволяет использовать термы любых МЯ, находящихся в данном логическом блоке. Логические расширители помогают добиться максимального быстродействия при минимальных затратах. Каждый логический блок содержит 16 разделяемых расширителей, которые могут быть рассмотрены как емкость неподключенных термов (один от каждой макроячейки). Терм инвертируется и возвращается обратно в локальную программируемую матрицу. Инвертированный терм может использоваться любой МЯ данного логического блока. Временная задержка, вызванная использованием расширителя обозначается TSEXP. Схема расширителя изображена на рис.9: Рис.9 Разделяемый расширитель Расширитель реализует логические функции, состоящие из термов соседних МЯ. Таким образом, МЯ связываются в цепочку. Расширитель позволяет использовать до 20 термов. Пять термов берутся непосредственно из данной МЯ, остальные 15 из соседних МЯ данного логического блока. Дополнительная временная задержка, вносимая расширителем, обозначается tPEXP. Последовательно в цепочку можно соединить до 8 МЯ. Схема параллельного логического расширителя представлена на рис.10. Рис.10 Параллельный расширитель Программируемая матрица соединений (PIA) реализует все внутренние связи. С этой шиной соединены все источники и приемники сигналов. Все специальные сигналы, выводы ввода/вывода, сигналы МЯ. На рис.11 показано как сигналы PIA подводятся к логическим блокам (LAB). Рис.11 Схема передачи сигналов из программируемой матрицы соединений в логические блоки. Блок управления вводом/выводом позволяет индивидуально конфигурировать каждый вывод ПЛИС. Вывод ПЛИС может быть настроен на ввод, вывод, двунаправленную передачу данных. Все выводы ПЛИС могут быть выводами буфера с третьим состоянием, который может управляться глобальным сигналом. Кроме того, возможен режим работы с открытым коллектором. На рис.6 показана схема блока управления. Рис.12 Блок управления вводом/выводом ПЛИС семейства MAX 7000 соответствуют промышленному стандарту 4-pin Joint Test Action Group (JTAG) IEEE Std. 1149.1-1990). Программирование в системе. (In-System Programmability ISP) быстро и эффективно позволяет изменять конфигурацию ПЛИС как в стадии тестирования проекта, как и в течение эксплуатации. Перепрограммирование может быть выполнено непосредственно в системе, для этого необходим только один уровень напряжения 5В. Пока идет программирование, выводы микросхемы переводятся в третье состояние, для избежания конфликта с системой. Сопротивление внутренних “подтягивающих” резисторов 50 кОм. Для программирования используется специальный загрузочный кабель Altera MasterBlaster, ByteBlaster или ByteBlasterMV. Программирование ПЛИС в системе позволяет снизить вероятность повреждения при эксплуатации устройства. Кроме того, модернизация устройства может быть выполнена в полевых условиях, например, с помощью модема. Для программирования ПЛИС во встраиваемых приложениях может быть использован Jam Standard Test and Programming Language (STAPL). ПЛИС MAX 7000 могут работать в режиме энергосбережения. Этот режим позволяет сократить энергозатраты на 50% и более. Большинство логических функций не используют значительную часть вентилей – этот факт используется для реализации данного режима. Разработчик может для каждой МЯ выбрать режим высокого быстродействия или энергосбережения (устанавливается или снимается TurboBit). МЯ, работающие в режиме экономии электроэнергии, характеризуются дополнительной временной задержкой tLPA, задержка добавляется к параметрам tLAD, tLAC, tIC, tEN, tSEXP, tACL, tCPPW. Большинство ПЛИС семейства MAX 7000 поддерживают интерфейс MultiVolt I/O, который обеспечивает работу микросхемы в устройствах с разным уровнем питания. На выводы VCCINT всегда должно быть подано напряжение 5В. При уровне напряжения на выводе VCCINT 5В порог входного напряжения соответствует уровню 5В, однако совместим и с логикой 3,3 В. На выводы VCCIO может быть подано напряжение питания 3,3В или 5В, в зависимости от требований к выходному каскаду. Когда на выводы VCCIO подано напряжение 5В, уровень выходного каскада соответствует системам 5В. Если подано 3,3В, выходной сигнал соответствует логике 3,3 В, однако совместим и с 5В. Выводы ПЛИС MAX 7000 могут быть настроены как выводы с открытым коллектором. Для выходных буферов ПЛИС существует возможность регулирования уровня шумов. Низкий уровень шумов может быть достигнут за счет снижения быстродействия. И наоборот, повышение быстродействия приводит к росту уровня шума. Это достигается посредством настроек Slew Rate Control. Все микросхемы серии MAX 7000 содержат программируемый бит секретности, который контролирует доступ к “зашитым” в микросхему данным. Если этот бит установлен, прошивка не может быть считана. Такой способ обеспечивает высокую степень защищенности проекта, т.к. информация, находящаяся в ячейках EEPROM, не видима. Бит защиты может быть сброшен только при перепрограммировании ПЛИС. Микросхемы программируемых пользователями вентильных матриц FPGA (Field Programmable Gate Arrays) Содержат блоки умножения – суммирования (DSP), которые широко применяются при обработке сигналов, а также логические элементы (как правило на базе таблиц перекодировки (таблиц истинности)) и их блоки коммутации. FPGA обычно используются для обработки сигналов, имеют больше логических элементов и более гибкую архитектуру, чем CPLD. Программа для FPGA хранится в распределённой памяти, которая может быть выполнена как на основе энергозависимых ячеек статического ОЗУ (подобные микросхемы производят, например, фирмы Xilinx и Altera) – в этом случае программа не сохраняется при исчезновении электропитания микросхемы, так и на основе энергонезависимых ячеек Flash-памяти или перемычек antifuse (такие микросхемы производит фирма Actel и Lattice Semiconductor) – в этих случаях программа сохраняется при исчезновении электропитания. Если программа хранится в энергозависимой памяти, то при каждом включении питания микросхемы необходимо заново конфигурировать её при помощи начального загрузчика, который может быть встроен и в саму FPGA. Альтернативой ПЛИС FPGA являются более медленные цифровые процессоры обработки сигналов. FPGA применяются также, как ускорители универсальных процессоров в суперкомпьютерах (например: Cray -XD1, SGI – Проект RASC). В своей основе состоят из большого числа конфигурируемых логических блоков (ЛБ), расположенных по строкам и столбцам в виде матрицы, и трассировочных ресурсов, обеспечивающих их межсоединения. В архитектуре FPGA явно прослеживается большое сходство с архитектурой MPGA. Разница в том, что FPGA, поступающая в распоряжение потребителя, имеет уже готовые, стандартные, хотя и не запрограммированные, трассировочные ресурсы, не зависящие от конкретного потребителя. Получение конкретного проекта на базе FPGA, как и на основе других ПЛИС, реализуется воздействием на программируемые межсоединения, в ходе которого обеспечивается замкнутое состояние одних участков и разомкнутое — других. Обращаться к изготовителю FPGA при этом не требуется. Архитектуры FPGA разрабатываются фирмами Xilinx, Actel, Altera, Atmel, Agere Systems (ранее Lucent Technologies), QuickLogic и др. В качестве примера можно рассмотреть архитектуру микросхем семейства Flex 10K фирмы Altera [5]. Фирма Altera пошла по пути развития FPGA-архитектур и предложила в семействе FLEX10K так называемую двухуровневую архитектуру матрицы соединений (рис. 13). Глобальная матрица соединений представлена группами горизонтальных и вертикальных соединений, реализующих межблочные связи (FastTrack межсоединения – непрерывная структура, обеспечивающая быстрые и предсказуемые задержки). Возможна эмуляция третьего состояния, позволяющая реализовывать внутренние шины с третьем состоянием. Кроме того, по этим каналам мпередается до шести общих тактовых сигналов и четыре общих сигнала сброс. На рисунке представлены блоки элементов ввода/вывода (I/O Elements), логические блоки (LAB) и блоки встроенной памяти (EAB). Внутри логических блоков связи между логическими элементами (LE) реализуются с помощью локальной программируемой матрицы соединений. СБИС данного семейства имеют в целом сходную внутреннюю архитектуру, в основе которой лежит логический элемент. Рис.13 Блок схема ПЛИС FLEX10K LE содержит четырехвходовую таблицу перекодировок (LUT), обеспечивающую реализацию логических функций, синхронный триггер и некоторую дополнительную логику (рис.14). Цепи переноса (Carry-In и Carry-Out) позволяют быстро выполнять арифметические функции сложения, счета и сравнения (автоматически используются программным обеспечением и мегафункциями) (рис.15). Цепи каскадирования (Cascade-In и Cascade-Out) позволяют реализовывать высокоскоростные логические функции И или ИЛИ с большим количеством переменных (автоматически используются программным обеспечением и мегафункциями (рис.16). Рис.14 Функциональная схема LE Рис.15 Цепи переноса Carry-In и Carry-Out) Рис.16 Цепи каскадирования Cascade-In и Cascade-Out LE объединяются в группы – логические блоки (LAB). Каждый из блоков содержит восемь LE (рис.17). Внутри логических блоков LE соединяются посредством локальной программируемой матрицы соединений, позволяющей соединять любой LE с любым. Логические блоки связаны между собой и с элементами ввода/вывода посредством глобальной программируемой матрицы соединений. Локальная и глобальная матрицы соединений имеют непрерывную структуру, где для каждого соединения выделяется непрерывный канал. Двухуровневая архитектура и использование непрерывной структуры соединений на каждом уровне иерархии обеспечивают:
Рис. 17 Организация логического блока Каждый элемент ввода-вывода содержит: триггеры, позволяющие реализовать временное хранение принимаемого и передаваемого бит данных; буфер, работающий в режимах: ввод, вывод, двунаправленный, выход с открытым коллектором, и обеспечивающий возможность управления его скоростью переключения (рис.18). Программируемая скорость изменения фронта выходного сигнала позволяет уменьшать шумы при переключении. Кроме того, микросхемы FLEX 10KA имеют на контактах подтягивающие clamp диоды для 3,3В PCI совместимости. Архитектура FLEX 10K поддерживает MultiVolt I/O интерфейс, который позволяет микросхемам FLEX 10K в любых корпусах взаимодействовать с системами с различным напряжением питания. Микросхемы имеют наборы контактов питания для внутреннего ядра и входных буферов (VCCINT) и для выходных драйверов (VCCIO). При синтезе конечных автоматов на FLEX10K входные буферы ПЛИС могут использоватьтся в качестве элементов памяти конечных автоматов. Конечные автоматы типа Мили, допускающие такую реализацию, получили название автоматов класса E, а конечные автоматы типа Мура – автоматов класса F. Такой подход позволяет уменьшить число используемых макроячеек ПЛИС, в среднем, в 3,5 раза, а для отдельных реализаций – в 8–9 раз. Рис. 18 Функциональная схема элемента ввода – вывода Отличительной особенностью семейства FLEX 10K является наличие модулей памяти общей емкостью до 24 кбит, использование которой не ведет к уменьшению доступных разработчику логических ресурсов (логических элементов). Каждый блок памяти (рис.19) представляет собой ОЗУ емкостью 2048 (4096) бит и состоит из локальной матрицы соединений, собственно модуля памяти, синхронных буферных регистров, а также программируемых мультиплексоров. Сигналы на вход локальной матрицы соединений блока памяти поступают со строки глобальной матрицы соединений . Тактовые и управляющие сигналы поступают с глобальной шины управляющих сигналов. Выход блока памяти может быть скоммутирован как на строку, так и на столбец глобальной матрицы соединений. Наличие синхронных буферных регистров и программируемых мультиплексоров позволяет конфигурировать блок памяти как ЗУ с организацией 256х8, 512х4, 1024х2, 2048х1. Кроме того, он может быть использован или как ПЗУ, или как FIFO. Наличие блока памяти дает возможность табличной реализации таких элементов устройств ЦОС, как перемножители, АЛУ, сумматоры и т.п., имеющих быстродействие до 100 МГц (конечно при самых благоприятных условиях, реально быстродействие арифметических устройств, реализованных на базе блока памяти, составляет 10 – 50 МГц) Все ПЛИС семейства FLEX10K совместимы по уровням с шиной PCI, имеют возможность как последовательной, так и параллельной загрузки, полностью поддерживают стандарт JTAG. Рис. 19 Функциональная схема блока памяти В течение первых лет развития ПЛИС они были представлены архитектурами CPLD и FPGA в «чистом» виде. Каждая из этих архитектур имеет свои достоинства и недостатки. Стремление к сочетанию достоинств CPLD и FPGA и рост уровня интеграции БИС/СБИС привели к появлению ПЛИС с комбинированной архитектурой. Класс ПЛИС с комбинированной архитектурой не имеет таких четких границ, как классы CPLD и FPGA, отличается большим разнообразием вариантов и различной степенью близости к тому или иному классическому типу ПЛИС. Не имеет он и общепринятого названия. Тем не менее, представляется целесообразным рассматривать ПЛИС с комбинированной архитектурой как отдельный класс, поскольку принадлежащие к нему схемы трудно квалифицировать как FPGA или CPLD, что подтверждается и разнобоем в названиях, используемых для таких схем различными фирмами. Примером первых ПЛИС с комбинированной архитектурой могут служить микросхемы семейств APEX фирмы Altera (FLEX, Flexible Logic Element matriX).Архитектура APEX20K сочетает в себе как достоинства FPGA ПЛИС с их таблицами перекодировок, входящими в состав логического элемента, так и логику вычисления совершенных дизъюнктивных нормальных форм, характерную для ПЛИС CPLD , а также встроенные модули памяти (рис.20). Сходной архитектурой обладает и семейство Virtex фирмы Xilinx. Рис. 20. Архитектура ПЛИС APEX20K. Фактическое существование ПЛИС с комбинированной архитектурой и отсутствие для них общепринятого обобщающего названия вносят ощутимые неудобства в процесс составления классификации ПЛИС. Зачастую ПЛИС с комбинированной архитектурой представляются производителем под каким-либо конкретным именем, в котором не упоминаются ни CPLD, ни FPGA. Таких имен много, и на их основе не провести какую-либо классификацию. Общепризнанной окажется та терминология, которая исходит от крупнейших фирм-производителей микросхем этого типа. В то же время отнесение той или иной микросхемы в соответствующий раздел описания или справочной таблицы требует определенности в трактовке ее типа. Поэтому здесь наряду с узким применяется и широкое толкование термина FPGA. При этом выделяются «классические» FPGA с их канонической архитектурой, а ПЛИС комбинированной архитектуры при необходимости (главным образом, при описании справочных данных) относятся к FPGA в широком смысле этого понятия. Обоснованием такого подхода служит то, что в комбинированных архитектурах черты FPGA обычно проявляются более выражение, чем черты CPLD. Сказанное выше отображается на рис. 2, а объединением классических FPGA и ПЛИС с комбинированными архитектурами общим прямоугольником из штриховых линий. Термин SOPC (System On Programmable Chip), т.е. «система на программируемом кристалле» относится к ПЛИС наибольшего уровня интеграции, содержащим сотни тысяч или даже миллионы эквивалентных вентилей [3]. Такой высокий уровень интеграции достигается только с помощью самых современных технологических процессов (малые топологические нормы проектирования, многослойность систем металлизации и т.д.). На основе прогрессивных технологических процессов обеспечивается одновременно высокий уровень интеграции и высокое быстродействие БИС/СБИС. В результате становится возможной интеграция на одном кристалле целой высокопроизводительной системы. Классификация по уровню интеграции (рис. 2, б) дана кратко и отражает, главным образом, ситуацию последних годов — бурный рост уровня интеграции ПЛИС и выделение из них класса «системы на кристалле». В силу связи между уровнем интеграции и архитектурой, классификация не является строгой, и в ней имеется некоторое смешение двух признаков, однако она принята в показанном виде ради соответствия практически сложившимся понятиям. ПЛИС с широким диапазоном изменения уровня интеграции (от простых до содержащих сотни тысяч вентилей) отнесены к «досистемным» в том смысле, что для них не рассматривались вопросы создания целых систем на одном кристалле. Класс SOPC делится на подклассы однородных и блочных систем на кристалле. В однородных SOPC различные блоки системы реализуются одними и теми же аппаратными средствами, благодаря программируемости этих средств. При разработке систем используются так называемые «единицы интеллектуальной собственности» IP (Intellectual Properties), т. е. заранее реализованные параметризируемые мегафункции для создания тех или иных частей системы. Все блоки системы при этом являются полностью синтезируемыми, перемещаемыми и могут располагаться в разных областях кристалла. Создание IP стало важной сферой деятельности многих фирм, предлагающих на рынке широкий спектр разнообразных решений. Заметим, что приобретение IP обычно требует немалых затрат. Используя IP, проектировщик размещает на кристалле нужные ему блоки, которые будем называть soft-ядрами (Softcores). Блочные SOPC имеют аппаратные ядра, т. е. специализированные области кристалла, выделенные для определенных функций. В этих областях создаются блоки неизменной структуры, спроектированные по методологии ASIC (как области типа БМК или схем со стандартными ячейками), оптимизированные для заданной функции и не имеющие средств ее программирования. Такие блоки будем называть hard-ядрами (Hardcores). Реализация функций специализированными аппаратными ядрами требует значительно меньшей площади кристалла в сравнении с реализациями на единых программируемых средствах и улучшает другие характеристики схемы, в первую очередь, быстродействие блоков, но уменьшает универсальность ПЛИС. Снижение универсальности сужает круг потребителей ПЛИС, т. е. тиражность их производства, что, в противовес факторам, удешевляющим схему, ведет к их удорожанию. Преобладание того или иного из указанных факторов зависит от конкретной ситуации. Сейчас на рынке появилось большое число различных SOPC, и среди них наметились свои подклассы и проблемные ориентации. Не пытаясь детально классифицировать все варианты, целесообразно разделить блочные SOPC хотя бы на две группы: имеющие аппаратные ядра процессоров и не имеющие их. Первые представляют БИС/СБИС по-настоящему универсальные, т. к. содержат полный комплект блоков, характерных для микропроцессорной системы (имеется в виду цифровая часть системы, но следует отметить, что у некоторых SOPC есть и аналоговые блоки для ввода, предварительной обработки и последующей оцифровки аналоговых сигналов). Вторые специализированы и ориентированы на те или иные конкретные приложения. Но и здесь нужно отметить наличие у некоторых SOPC второго типа интерфейсных средств для сопряжения с процессором и ОЗУ различных типов, что облегчает построение целостных систем с применением таких SOPC. Примером таких ПЛИС могут служить микросхемы семейств Cyclone III и Stratix III фирмы Altera. Семейство Cyclone III сочетает высокую функциональность, низкое энергопотребление и низкую стоимость. Применение современного технологического процесса 65 нм и программного обеспечения Quartus II, позволяет снизить энергопотребление более чем на 50% по сравнению с предыдущим семейством Cyclone II. Основные ресурсы семейства Cyclone III представлены на рис. 21. Рис. 21 Ресурсы CycloneIIIи их размещение на кристале Объем ресурсов (до 120K ЛЭ, до 4Мбит встроенной памяти, до 288 встроенных умножителей, до 535 линий ввода-вывода) – говорит о высокой функциональности семейства. Архитектура Cyclone III поддерживает встраиваемый программный процессор NIOS II, производительностью свыше 160 DMIPS. Схемы ФАПЧ (Phase-Locked Loops) используются для гибкого управления синхроимпульсами на системном уровне. Аналогичные схемные решения до этого применялись только в высококачественных дискретных устройствах PLL. Устройства Cyclone III построены так, что они имеют на кристалле до 4 блоков PLL и до 10 системных цепей синхрочастот, для того, чтобы удовлетворить требованиям системы, проектируемой пользователем. Они могут использзоваться как для формирования сигналов синхронизации быстродействующих дифференциальных интерфейсов ввода – вывода, так и для тактирования общего назначения. Рис. 22 иллюстрирует особенности PLL для Cyclone III. Рис. 22. PLL для Cyclone III Блоки встроенной памяти M9K по 9 кбит могут использоваться для построения обычных ОЗУ, двухвходовых ОЗУ, ПЗУ, FIFO и регистров сдвига для реализации фильтров с БИХ и КИХ. Каждый блок может быть разбит на два в нужной пропорции. Суммарное число блоков M9K может быть до 432. Основные характеристики блока встроенной памяти M9K представлены на рис. 23. Рис. 23. Характеристики блока встроенной памяти M9K Встроенные блоки умножителей 18х18 (рис. 24) являются эффективным средством для реализации функций цифровой обработки сигналов с тактовой частотой до 260 МГц. При необходимости каждый из них может быть разбит на два 9х9. наличие в их составе элементов регистровой памяти позволяет конвейеризировать вычисления. Рис. 24. Встроенный умножитель ПЛИС III Логические блоки содержат по 16 логических элементов, связанных локальной матрицей соединений. В локальной шине управления две линии тактирования на блок. Суммарное число блоков может быть до 7443, а число логических элементов до 119088. Логический элемент – самый маленький блок логики в архитектуре Cyclone III. Каждый LE (рис. 25), как и в предыдущих сериях устройств содержит четырехвходовую таблицу – LUT, которая является функциональным генератором, и может реализовать любую функцию от четырех переменных. Кроме того, каждый LE содержит программируемый регистр и цепочку переноса. Каждый LE передает свои сигналы по всем линиям связи: локальной линии, по строке, по столбцу, по цепочке LUT, по цепочке регистров, и по прямым связям. Программируемый регистр каждого LE’s может быть сконфигурирован для работы в режиме D, T, JK, или SR. Каждый регистр имеет вход данных, асинхронные входы для сброса, входы синхрочастоты и входы разрешения синхрочастоты. Глобальные сигналы, входы ввода – вывода общего назначения, или любая внутренняя логика могут управлять синхрочастотой и сигналом сброса. Входами разрешения синхрочастоты и сброса могут управлять как входы ввода – вывода общего назначения так и внутренняя логика. Каждый LE имеет три выхода, которые управляют локальный линией связи, линией связи по строке, и по столбцу. LUT или выход регистра могут управлять этими тремя выходами независимо. То есть LUT может управлять одним выходом, в то время как регистр управляет другим выходом. Эта особенность, называемая упаковкой регистра, улучшает использование устройства, потому что устройство может использовать регистр и LUT для различных несвязанных функций. Другой специальный упаковочный режим позволяет выходу регистра подавать сигналы назад в LUT. Это обеспечивает улучшение размещения проекта на кристалле. Рис.25. Логический элемент ПЛИС Cyclone III Устройства Cyclone III поддерживают 12 стандартов ввода-вывода. В том числе формат передачи данных True-LVDS, для связи по интерфейсам LVDS, LVPECL, PCI Express для дифференциальных стандартов ввода – вывода, а также и для дифференциальных сигналов по HSTL и SSTL. Семейство Cyclone III имеет до 169 быстродействующих дифференциальных входов и 169 каналов дифференциальных выходов, в том числе до 77 каналов, оптимизированных для операций с 875-Mbps. На рис.26 изображены дифференциальные LVDS буферы, используемые как для передачи данных, так и для синхронизации. Рис.26. Дифференциальные LVDS буфферы. Некоторые банки ввода/вывода содержат выделенную цепь для подключения внешней памяти. Эта цепь облегчает передачу данных внешним устройствам памяти, включая устройства DDR SDRAM и FCRAM. Максимальная скорость передачи данных достигает 266 Мбит/с (при тактовой частотой 133 МГц). Устройства Cyclone способны работать с различными видами внешней памяти. Это новые стандарты памяти DDR SDRAM, FCRAM, и уже традиционные SDR SDRAM. Обмен данными осуществляется через выделенный интерфейс, который гарантирует быструю, надежную передачу данных со скоростями до 266 Мбит/с. При использовании имеющихся, оптимизированных функций контроллеров, разработчики могут реализовать интерфейсы DDR SDRAM и FCRAM в считанные минуты. Устройства DDR SDRAM стали популярны благодаря низкому потреблению энергии, относительно небольшой стоимости и способности быстрой передачи данных. Передача данных происходит по обоим фронтам тактового сигнала, максимально увеличивая скорость передачи данных и удваивая эффективность по сравнению с более медленной архитектурой SDR. Устройства DDR SDRAM проникли на рынок через компьютерную область и теперь широко используются в широком диапазоне применений, от сетевых и коммуникационных приложений до домашних развлекательных приложений. Устройства FCRAM похожие на SRAM устройства с малой задержкой, основанные на той же архитектуре, что и SRAM. Подобно SDRAM, устройства FCRAM поддерживают передачу данных по обоим фронтам системного тактового сигнала. Большая производительность этих устройств напрямую связана с собственными конвейерными и предзарядными операциями, которые существенно снижают время доступа по сравнению с архитектурой SDRAM. В быстродействующих цифровых проектах, из-за увеличенных системных скоростей и сокращению длительности фронтов синхросигналов, предъявляются повышенные требования к передаче сигналов без искажения формы. Проектировщики должны соответствующим образом согласовать как однопроводные линии связи, так и дифференциальные линии связи, чтобы избежать искажений сигналов при передаче. Традиционно, проектировщики используют резисторы согласования (терминирования), расположенные на печатной плате, для того, чтобы достигнуть надлежащего согласования сигнала. Однако, эти резисторы занимают существенное место на печатной плате и могут все же вызывать отражения сигнала. Эти отражения обычно происходят, когда резистор согласования находится слишком далеко от того места на линии передачи, где она заканчивается. Технология терминирования в устройствах Cyclone III представляет собой размещенные на кристалле резисторы терминирования, которые могут образовывать схему последовательного, параллельного, и дифференциального терминирования и согласования импеданса драйвера. Соответствующий импеданс драйвера необходим для максимальной системной эффективности, так как он позволяет добиться сокращения отражений сигнала и улучшает форму сигнала при работе на длинную линию связи (как показано на рис. 26). Два внешних задающих резистора (Rup и Rdn) используются как опорные резисторы, для одного банка VCCIO. Резистор Rup – подтянут к питанию, связанному с VCCIO, а резистор Rdn – связан с GND. Технология терминирования контролирует значение этих двух опорных резисторов и использует полученное значение, чтобы корректировать внутреннюю схему терминирования к тому же самому импедансу, что показано на рис. 27.. Кроме того, схема технологии терминирования дает компенсацию по напряжению питания, температуре, и т.д. Эта схема непрерывно калибрует внутренние резисторы терминирования во время нормальной работы устройства. Технология терминирования поддерживает один тип стандарта ввода – вывода для одного банка ввода – вывода. Рис. 26. Технология терминирования улучшает форму сигнала. Терминирование на кристалле также освобождает место на печатной плате и упрощает конструирование печатной платы, минимизируя число внешних резисторов, которые должны быть размещены на плате, по сравнено с другими методами терминированияЧтобы обеспечивать постоянную калибровку внутренних значений резистора, технология терминирования использует два внешних эталонных резистора на каждый банк ввода – вывода и контролирует значение этих резисторов. Рис. 27. Технология терминирования без и с калибровкой Системные свойства микросхем программируемой логики ПЛИС рассматриваются в настоящее время как наиболее перспективная элементная база для построения цифровой аппаратуры разнообразного назначения. Появляются и новые возможности реализации на программируемых микросхемах аналоговых и аналого-цифровых устройств. Перспективность ПЛИС базируется на ряде их достоинств, к числу которых можно отнести перечисленные ниже, справедливые для ПЛИС вообще, безотносительно к их конкретным разновидностям: – универсальность и связанный с нею высокий спрос со стороны потребителей, что обеспечивает массовое производство. – низкая стоимость, обусловленная массовым производством и высоким процентом выхода годных микросхем при их производстве вследствие достаточно регулярной структуры. – высокое быстродействие и надежность как следствие реализации на базе передовых технологий и интеграции сложных устройств на одном кристалле. – разнообразие конструктивного исполнения, поскольку обычно одни и те же кристаллы поставляются в разных корпусах. – разнообразие в выборе напряжений питания и параметров сигналов ввода/вывода, а также режимов снижения мощности, что особенно важно для портативной аппаратуры с автономным питанием. – наличие разнообразных, хорошо развитых и эффективных программных средств автоматизированного проектирования, малое время проектирования и отладки проектов, а также выхода продукции на рынок. – простота модификации проектов на любых стадиях их разработки. Для новейших вариантов ПЛИС с динамическим репрограммированием структур, кроме важных с общих позиций свойств, следует назвать и дополнительную специфическую черту: возможность построения на базе динамически репрограммируемых микросхем новых классов аппаратуры с многофункциональным использованием блоков. Программируемые логические интегральные схемы становятся в последнее время все более распространенной и привычной элементной базой для разработчиков цифровых устройств. Последние годы характеризуются резким ростом плотности упаковки элементов на кристалле, многие ведущие производители либо начали серийное производство, либо анонсировали ПЛИС с эквивалентной емкостью более 1 миллиона логических вентилей. Цены на ПЛИС неуклонно падают. Так, еще год - полтора назад ПЛИС емкостью 100 000 вентилей стоила в Москве в зависимости от производителя, приемки, быстродействия от 1500 до 3000 у.е., то сейчас такая микросхема стоит от 50 до 350 у.е., то есть цены упали практически на порядок и эта тенденция устойчива. Что касается ПЛИС емкостью 10 000 – 30 000 логических вентилей, то появились микросхемы стоимостью менее 10 у.е. В таблице 1 приведена динамика развития рынка ПЛИС [21]. |
Похожие:
 | Программируемые логические интегральные схемы. История вопроса. Основные... Программируемые логические интегральные схемы. История вопроса. Основные параметры. Сравнительные характеристики плис фирм Actel,... |  | Рабочая программа по дисциплине «Цифровые интегральные микросхемы» В качестве самостоятельной работы по дисциплине «Цифровые интегральные схемы» студенты готовят рефераты по следующим темам |
| Программа по формированию навыков безопасного поведения на дорогах... Последние получитли преимущественное распространение и называются моп- (металл-окисел-полупроводник) или мдп-транзисторами (металл-диэлектрик-полупроводник).... | | Рабочая программа учебной дисциплины «программируемые логические контроллеры» Рабочая программа предназначена для преподавания дисциплины по выбору вариативной части профессионального цикла студентам очной и... |
| Программа учебной дисциплинЫ «программируемые логические контроллеры» Целью дисциплины является формирование знаний студентов по вопросам теории, принципам построения и функционирования основных технических... | | Тематическое планирование по информатике в 11 классе, Угринович Н.... Знать законы алгебры логики, логические выражения; логические операции, функции, элементы |
| «Основы логики» Цель урока: сформировать у учащихся понятие форм мышления, сформировать понятия: логическое высказывание, логические величины, логические... | | История развития плис” Санкт Петербургский государственный университет информационных технологий механики и оптики |
| «Логические законы и правила преобразования логических выражений» Основы логики и логические основы компьютера в профильном курсе «Информатика и икт» / Разработка уроков. Автор-составитель Войтикова... | | Рабочая программа разработана на основе государственного образовательного... Знать законы алгебры логики, логические выражения; логические операции, функции, элементы |
| Рабочая программа по дисциплине 01«Программируемые контроллеры» К афедра «Автоматизация и управление технологическими процессами и производствами» | | Разгадайте ребус Программируемые устройства Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования |
| Список условных обозначений, сокращений и терминов Демо комплекты проектирования узлов вт на базе плис фирмы Xilinx. Назначение, возможности, описание. Примеры применения | | Рабочая программа дисциплины Программируемые контроллеры Федеральное государственное автономное образовательное учреждение высшего профессионального образования |
| Статья 1448 Топология интегральной микросхемы признается оригинальной, пока не доказано обратное | | Рабочая программа дисциплины дисциплина ен. Ф 1 Интегральные уравнения Федеральное государственное автономное образовательное учреждение высшего профессионального образования |
