Программа по формированию навыков безопасного поведения на дорогах и улицах «Добрая дорога детства» 2
Скачать 497.37 Kb.
|
Рис. 2. Схема шифратора на 8 входов
Рис. 3. Условные обозначения: а) дешифратора; б) шифратора. Список литературы 1. Цифровая и вычислительная техника. - http://www.sibsutis.ru/~mavr/contCU.htm
Мультиплексоры Мультиплексорами называются устройства (логический блок), которые позволяют подключать несколько входов к одному выходу. Демультиплексорами называются устройства, которые позволяют подключать один вход к нескольким выходам.
Рис. 1. Мультиплексор на 3 входа Вариант мультиплексора на три входа показан на рис. 1, а условное обозначение четырехвходового мультиплексора — на рис. 2. Мультиплексор имеет адресные (управляющие) входы для управления подключением к выходу того или иного информационного входа.
Рис. 2. Мультиплексор на 4 входа Демультиплексором называется комбинационное логическое устройство, предназначенное для управляемой передачи данных с одного информационного входа в один из нескольких выходов, в зависимости от сигналов на его адресных входах (рис. 3, где Е - синхросигнал). Таким образом, демультиплексор выполняет функцию, обратную функции мультиплексора и в общем случае имеет один информационный вход, n адресных входов и m информационных выходов.
Рис. 3. Демультиплексор Список литературы 1. Цифровая и вычислительная техника. — http://www.sibsutis.ru/~mavr/contCU.htm
Сумматоры Сумматор — логический блок для сложения двух чисел. Схема одноразрядного комбинационного сумматора может быть реализована на двух полусумматорах, как показано на рис. 1. Полусумматор состоит из схем, реализующих операции И и исключающее ИЛИ, и имеет два входа (слагаемые) и два выхода (сумма и перенос). На рис. 1 на входы первого полусумматора подаются i-е разряды слагаемых Ai и Bi, на входы второго — сумма pi от первого полусумматора и сигнал Ci переноса единицы с соседнего младшего разряда. На выходах сумматора имеем значение суммы Si в данном разряде и сигнал переноса в соседний старший разряд Ci+1
Рис. 1. Одноразрядный комбинационный сумматор Накапливающие сумматоры относятся к последовательностным схемам и строятся на триггерах. Комбинационный сумматор с параллельным переносом Комбинационный сумматор с параллельным переносом Логическое выражение для переноса в одном разряде:
Рис. 2. Логические уравнения переноса в четырехразрядном сумматоре:
Рис. 3. Схема 4-разрядного сумматора:
Рис. 4. Схема ускоренного переноса:
Рис. 5. Список литературы 1. ОСНОВЫ ЦИФРОВОЙ ЭЛЕКТРОНИКИ. — http://www.bashedu.ru/wsap/posobie/chapter2/8.htm
Преобразователи кодов Преобразователем кода называется комбинационное устройство, предназначенное для изменения вида кодирования информации. Необходимость в преобразовании кодов связана с тем, что в цифровой системе для представления информации используется несколько разновидностей двоичного кода (прямой, обратный, дополнительный, двоично-десятичный, двоично-десятичный с избытком 3 и т. д.). Используются и другие виды кодов, позволяющие, например, при передаче информации по линиям связи уменьшать вероятность появления ошибки, обнаруживать или даже исправлять ее в дальнейшем. Примерами таких кодов являются коды, построенные по принципу 2 из 5 (в которых из пяти символов два всегда имеют единичное значение), коды с проверкой четности или нечетности, коды Хемминга. Работа преобразователя кодов так же, как и других комбинационных устройств описывается таблицей истинности, которая устанавливает соответствие кодов, снимаемых с выхода преобразователя, кодам, подаваемым на его вход. Следует отметить, что в общем случае в таблице истинности число разрядов входного и выходного кодов может не совпадать. Важно, что таблица устана-вливает однозначное соответствие различных кодов. Таблица истинности является основанием для синтеза логической структуры конкретного преобразователя кодов. Рассмотрим таблицу истинности (табл. 1) для преобразователя двоично-десятичного кода в десятичный. Десятичный выход, соответ-ствующий двоично-десятичному коду числа на входе, определяется наличием на нем логической 1. При этом для имеющихся безраз-личных наборов входных переменных выполняется доопределение выходных функций для получения минимизированных логических выражений. В алгебре логики для минимизации выходных функций относительно небольшого числа входных переменных (не более 6) применяется графический метод, использующий карты Карно, который является более простым и наглядным по сравнению с алгебраическими преобразованиями. Для функций большего числа переменных можно декомпозицией выделить более простые составляющие функции с числом переменных не более 6, которые минимизируются с помощью карты Карно. Таблица 1
При использовании этого метода исходная функция представляется на карте Карно. Карта Карно для преобразователя двоично-десятичного кода в десятичный, полученная на основании таблицы истинности (табл. 1), и условное графическое обозначение преобразователя приведены на рис. 1.
Рис. 1. Карта Карно (а) и условное графическое обозначение преобразователя двоично-десятичного кода в десятичный (б) Цифры в клетках карты Карно указывают номера выходных функций, принимающих значение, равное логической 1 на соответствующих наборах входных переменных. Например, на пересечении столбца с номером = 00 и строки с номером = 11 расположена клетка с номером 3, соответствующая набору переменных = 0011, т. е. минтерму , на котором функция у3 = 1. Минтермом (конституентой единицы) называется конъюнкция всех переменных, которые входят в прямом виде, если значение данной переменной в наборе равно 1, либо в инверсном виде, если значение переменной равно 0. Как видно из рис. 1,а, минтермы, соответствующие двум соседним (в столбце и строке) клеткам карты Карно, отличаются значениями только одной переменной. На карте Карно знаком "Х" обозначены клетки, соответствующие безразличным наборам входных переменных, на которых функции не определены, т. е. эти наборы при работе данного преобразователя не реализуются. Приписав безразличным наборам значение функции, равное логической 1, можно упростить ее алгебраическое выражение. С этой целью на карте Карно пунктирными линиями обведены (графически объединены) соседние клетки (по две и четыре) в столбце и строке, представляющие один конъюнктивный член, в котором исключена общая переменная. Например, объединением минтермов, соответствующих двум соседним клеткам, расположенным на пересечениях столбца с номером 00 и строк с номерами 01 и 11, можно получить y4 = x0x1x  x + x x1xx + x1xxТаким образом, минимизированные логические выражения выходных функций преобразователя, полученные графическим объединением клеток на карте Карно, имеют следующий вид: y0 = x x xx; y1 = xxxx3; y2 = xx2x;y3 = x x2x3; y4 = x1xx; y5 = x1xx3; y6 = x1x2x;y7 = x1x2x3; y8 = x0x ; y9 = x0x3.Согласно этим выражениям, схему преобразователя кодов можно построить на логических элементах И. Для этого достаточно на их входы подать соответствующие минтермы. При необходимости выражения выходных функций могут быть преобразованы с использованием законов и правил алгебры логики к виду, соответствующему выбранному набору элементов (например, И — НЕ, ИЛИ — НЕ, И — ИЛИ — НЕ и т. д.), на которых реализуется логическая схема.
Ячейки запоминающих устройств Пример элементарной ячейки ЗУ (статического запоминающего устройства) с произвольной выборкой показан на рис. 1. Это триггер на транзисторах Т1-Т4 с ключами Т5-Т8 для доступа к шине данных.
Рис. 1. Ячейка статического ОЗУ В отличие от статических ЗУ, которые хранят информацию пока включено питание, в динамических ЗУ необходима постоянная регенерация информации. При этом для хранения одного бита в динамическом ЗУ нужны всего 1-2 транзистора и накопительный конденсатор (рис. 2).
Рис. 2. Запоминающая ячейка динамического ОЗУ Естественно, что в микросхеме динамического ОЗУ есть один или несколько тактовых генераторов и логическая схема для восстановления информационного заряда, стекающего с конденсатора. Это несколько усложняет конструкцию микросхемы. Список литературы 1. Ершова Н.Ю., Ивашенков О.Н., Курсков С.Ю. Оперативные запоминающие устройства. — http://www.dfe.karelia.ru/koi/posob/microcpu/pam2.htm
Программируемые вентильные матрицы (FPGA) Программируемые вентильные матрицы (FPGA) являются развитием технологической линии базовых матричных кристаллов (БМК), на основе которых создаются полузаказные БИС и СБИС. Полузаказные БИС и СБИС на основе БМК более просты в изготовлении: начальные этапы их технологии являются общими, различны они лишь на заключительных стадиях их производства. Таким образом, БМК, который называется также вентильной матрицей с масочным программированием, т. е. MPGA (Mask Programmable GAs), представляет собой стандартный полуфабрикат, который доводится до готового изделия с помощью индивидуальных межсоединений. Потребитель может реализовать на основе БМК некоторое множество устройств (БИС) определенного класса, задав для кристалла тот или иной рисунок межсоединений компонентов, что требует изготовления лишь небольшого числа фотошаблонов. При этом полуфабрикаты производятся в массовом количестве без ориентации на конкретного потребителя. Стоимость и длительность цикла проектирования полузаказных БИС на основе БМК, называемых матричными БИС (МаБИС), в сравнении с заказными СБИС сокращаются в 3–4 раза. Однако матричные БИС, по сравнению с заказными, имеют более низкое быстродействие. Кроме того, в них менее рационально используется площадь кристалла, т. к. часть элементов МаБИС оказывается избыточной (не используется в данной схеме), из-за того, что взаимное расположение элементов и пути межсоединений не являются наилучшими и, следовательно, длины связи неминимальными. Эти недостатки в определенной степени устранены в программируемых потребителем вентильных матрицах, которые топологически сходны с канальными БМК. Основу вентильной матрицы составляет множество регулярно расположенных на кристалле базовых ячеек (БЯ), между которыми имеются свободные зоны (трассировочные каналы) для создания соединений. Базовые ячейки, называемые также логическими блоками (ЛБ), занимают внутреннюю область (ВО) кристалла, в которой они располагаются в заранее предусмотренном порядке (обычно в цепочку). В периферийной области (ПО) кристалла размещаются контактные площадки, объединенные с буферами ввода/вывода, набор схемных компонентов которых ориентирован на реализацию связей кристалла (вентильной матрицы) с внешними цепями. Базовые ячейки представляют собой набор схемных элементов (нескоммутированных и частично скоммутированных), регулярно повторяющихся на определенной площади кристалла. Применяются следующие способы организации БЯ:
Обычно поставщик вентильных матриц предопределяет и полностью описывает набор ЛЭ в матрице, так что разработчик осуществляет проектирование не на транзисторном, а на вентильном уровне. Далее создание СБИС с заданной структурой сводится к автоматическому выбору (с помощью САПР) надлежащих вентилей из библиотеки, размещению их на кристалле и трассировке межсоединений (определению рисунка соединений между ЛЭ). При проектировании СБИС на основе вентильных матриц стремятся наилучшим образом сбалансировать число БЯ, трассировочные ресурсы кристалла и число контактных площадок для подключения буферов ввода/вывода. Неудачное соотношение между указанными параметрами может существенно ограничивать полноту использования ресурсов кристалла при разработке СБИС. Проектирование СБИС на основе вентильных матриц с БЯ в виде простых ЛЭ И  НЕ, ИЛИ НЕ и т. д., широко применяемые инженерами-системотехниками, отличаются сравнительной простотой. Применение в вентильной матрице простых ЛЭ (в качестве БЯ), обладающих большой гибкостью использования, предоставляет возможность реализовать воспроизводимые функции различными способами, обеспечивающими компромиссное решение проблемы минимизации площади кристалла – повышения быстродействия. Вместе с тем данный вариант реализации БЯ вентильной матрицы имеет и недостатки: например, при надлежащем выборе базового кристалла для группы изделий снижается эффективность использования площади кристалла из-за сложности системы межсоединений, обусловленной большим числом программируемых точек связи.Данная проблема в определенной степени может быть решена с помощью стандартных ячеек. При проектировании микросхем на основе стандартных ячеек, как и в случае вентильных матриц, предполагается наличие у разработчика предварительно разработанной и описанной библиотеки ЛЭ с заранее спроектированным рисунком внутренних меж-соединений. Однако в этом случае топология кристалла разрабатывается только после того, как схема спроектирована. В результате этого в кристалле оказывается столько элементов, контактных площадок и буферов ввода/вывода, сколько необходимо для создания данной конкретной СБИС. Изготовление СБИС на стандартных ячейках начинается с самых первых этапов технологического процесса, в то время как в случае вентильных матриц могут использоваться готовые кристаллы-полуфабрикаты уже в конце – на этапе создания соединений. Соответственно цикл изготовления для вентильных матриц на несколько недель короче, чем для схемы на стандартных ячейках. Стандартные ячейки характеризуются рядом дополнительных ограничений, например, постоянством высоты ячейки, заранее заданным расположением шин питания и тактовых сигналов и т. д. Главной причиной этих ограничений является упрощение проблемы разработки программного обеспечения САПР для размещения и трассировки. Вместе с тем успешное решение данной проблемы является чрезвычайно сложным. В этой связи более широкое распространение получили СБИСы на основе вентильных матриц с базовыми ячейками (логическими блоками (ЛБ)), представляющими собой не простые ЛЭ, а законченные функциональные элементы. В таких вентильных матрицах в качестве БЯ (или ЛБ) могут быть использованы различные по своим типоразмерам и функциональным возможностям блоки, например, мультиплексоры, триггеры, ППЗУ и т. д. Применение в вентильных матрицах таких крупных логических блоков, реализующих более сложные функции, чем простые ЛЭ, приводит к упрощению программируемой части межсоединений. Однако для кристаллов больших размеров результаты автоматического проектирования СБИС на вентильных матрицах с применением крупных и различных по величине блоков существенно уступают результатам ручного проектирования. При этом неэффективно используется площадь кристалла (часть элементов блоков оказывается избыточной), а также происходит потеря быстродействия.
Программируемые логические интегральные схемы типа CPLD Архитектурно CPLD состоит из программируемой матрицы соединений, множества функциональных блоков (ФБ) и блоков ввода и вывода, которые обычно расположены в периферийной области кристалла. Структурная схема CPLD приведена на рис. 1. Функциональные блоки CPLD содержат последовательно соединенные матрицы ЛЭ И и ИЛИ, а также некоторые другие элементы, расширяющие функциональные возможности.
Рис. 1. Структурная схема CPLD Каждый элемент И (конъюнктор) имеет 2n входов, которые соединяют его со всеми n-линиями входных сигналов и их инверсиями. На выходах конъюнкторов формируются термы, которые поступает на входы элементов ИЛИ, образуя на их выходах логические функции произвольного вида. В линии связи включены программируемые ключи, с их помощью можно создать соединения элементов в схемах ФБ, и тем самым настраивать ее на реализацию конкретной системы функций с заданным числом термов и числом входных переменных. В CPLD, в отличие от типичных для FPGA систем сегментированных линии связей различной длины, соединяемых между собой посредством программируемых ключей, используется непрерывная или одномерно непрерывная система связи. При этом все связи идентичны, что позволяет упростить проектирование и изготовление схем высокого быстродействия, а также дает возможность предсказания задержек сигналов в связях. Программируемая матрица соединений, называемая также коммутационной матрицей, позволяет соединить выход каждого ФБ. Входы ФБ связаны с горизонтальными линиями, которые пересекают все вертикальные линии коммутационной матрицы. Между этими горизонтальными и вертикальными линиями имеются программируемые точки связи, с помощью которых вход каждого ФБ может быть подключен к выходу любого другого ФБ. Таким образом, программируемая матрица соединений обеспечивает полную коммутируемость функциональных блоков. Внутри самих ФБ может быть использована локальная система коммутации. СБИС ПЛ смешанной архитектуры (FLEX) является усовершенствованным вариантом CPLD с улучшенной архитектурой, появление в составе которого триггерной памяти конфигурации обусловлено освоением глубоко субмикронной технологии и многослойных металлизаций. | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
